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IDT82V3255
WAN PLL
Electrical Specifications
121
December 3, 2008
8.6
INPUT / OUTPUT CLOCK TIMING
The inputs and outputs are aligned ideally. But due to the circuit delays, there is delay between the inputs and outputs.
Figure 23. Input / Output Clock Timing
Table 53: Input/Output Clock Timing
Symbol
Typical Delay 1 (ns)
Peak to Peak Delay Variation (ns)
t1
41.6
t2
11.6
t3
11.6
t4
21.6
t5
1.4
1.6
t6
31.6
Note:
1. Typical delay provided as reference only.
2. ‘Peak to Peak Delay Variation’ is the delay variation that is guaranteed not to be exceeded for IN11 in Master/Slave operation.
3. Tested when IN11 is selected.
8 kHz Input Clock
8 kHz Output Clock
6.48 MHz Input Clock
6.48 MHz Output Clock
19.44 MHz Input Clock
19.44 MHz Output Clock
25.92 MHz Input Clock
25.92 MHz Output Clock
38.88 MHz Input Clock
38.88 MHz Output Clock
51.84 MHz Input Clock
51.84 MHz Output Clock
t
1
t
2
t
3
t
4
t
5
t
6
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